Однокристальні 16-розрядні мікропроцесори

1. Характеристика 16-розрядних мікропроцесорів

До 16-розрядних МП першого покоління належать МП і8086/і8088 та і80186/і80188, до МП другого - i80286. Велика інтегральна схема МП і8086 з геометричними розмі­рами 5,5 ´ 5,5 мм має 40 контактів, містить близько 29 000 транзисторів і споживає 1,7 Вт від джерела живлення +5 В, тактова частота — 5,8 або 10 МГц.

Мікропроцесор виконує операції з 8- та 16-розрядними даними, наведеними у двійковому або двійково-десятковому вигляді, може обробляти певні біти та рядки або масиви да­них. Він має вбудовані апаратні засоби множення і ділення. Формати даних і виконувані операції наведено в табл. 1 Мікропроцесор має внутрішній надоперативний запам'я­товувальний пристрій (НОЗП) ємністю 14´16 байт. Шина адреси 20-розрядна, що дає змогу безпосередньо адресувати до 2²⁰ = 1 048 576 комірок пам'яті (1 Мбайт). Простір адрес введення-виведення становить 64 Кбайт. У ВІС і8086 реалі­зовано багаторівневу векторну систему переривань з кількістю векторів до 256. Передбачено також організацію прямого доступу до пам'яті, після чого МП припиняє роботу та пере­водить у третій стан шини адреси, даних і керування.

Середня тривалість виконання команди займає 12 тактів. Особливістю МП і8086 є можливість часткової реконфігурації апаратної частини для забезпечення роботи у двох режимах — мінімальному і максимальному. Режими роботи задаються апаратно. У мінімальному режимі, що використовується для побудови однопроцесорних систем, МП самостійно формує всі сигнали керування внутрішнім системним інтерфейсом. У максимальному режимі, який використовується для побудови мультипроцесорних систем, МІГ формує на лі­ніях стану двійковий код, який залежить від типу циклу ши­ни. Відповідно до цього коду системний контролер К1810ВГ88 формує сигнали керування шиною. Контакти, які звільнили­ся після кодування інформації, використовуються для керу­вання мультипроцесорним режимом. Під час використання арифметичного співпроцесора слід обирати максимальний режим.

2. Структура 16-розрядних мікропроцесорів

 У МП і8086 застосовано конвеєрну архітектуру, що дає змогу суміщувати у часі цикли вибиран­ня команди та вибірки з пам'яті кодів наступних команд. Це досягається паралельною роботою двох порівняно незалежних пристроїв — операційного пристрою та шинного інтерфейсу. Структурну схему МП і808б зображено на рисунку 1. Операційний пристрій виконує команду, а шинний інтерфейс здійснює взаємодію із зовнішньою шиною — виставляє адреси, зчитує коди команд, операнди, записує результати обчислень у пам'ять або пристрої введення-виведення.

Таблиця 1 - Формати даних і операцій, що виконуються МП і8086

Рисунок 1 - Структурна схема мікропроцесора і8086

Операційний пристрій складається з РЗП, призначених для зберігання проміжних результатів — даних та адрес; АЛП з буферними регістрами; регістра прапорців; блоку керування та синхронізації, який дешифрує коди команд і генерує керу­ючі сигнали для всіх блоків схеми МП. Шинний інтерфейс складається з шестибайтової регістрової пам'яті, яку назива­ють чергою команд, чотирьох сегментних регістрів: CS, DS, ES, SS, покажчика команд IP, суматора допоміжних регістрів зв'язку і буферних схем шин адреси-даних. Черга команд працює за принципом FIFO (First Input — First Output, тобто перший прийшов — перший пішов) і зберігає на ви­ході порядок надходження команд. Довжина черги — 6 байт. Якщо операційний пристрій зайнятий виконанням команди, шинний інтерфейс самостійно ініціює випереджальну вибір­ку кодів команд з пам'яті у чергу команд. Вибирання з пам'яті чергового командного слова здійснюється тоді, коли в черзі виявляється два вільних байти. Черга збільшує швидкодію процесора у разі послідовного виконання команд. Під час ви­бирання команд переходів, викликів і повернень з підпрограм та оброблення запитів переривань черга команд скидається і вибирання починається з нового місця програмної пам'яті.

Крім того, одним із завдань шинного інтерфейсу є форму­вання фізичної 20-розрядної адреси із двох 16-розрядних слів. Першим словом є вміст одного з сегментних регістрів CS, SS, DS, ES, друге слово залежить від типу адресації операнда або коду команди. Складання 16-розрядних слів відбу­вається зі зміщенням на чотири розряди і здійснюється за допомогою суматора, що входить до складу шинного інтер­фейсу.

3. Призначення контактів 16-розрядних мікропроцесорів

 Умовне графічне зображення МП і8086 наведено на рисунку 2. Призначення контактів ВІС за­лежить від режиму роботи МП. Вісім контактів має под­війне позначення, причому позначення в дужках відповіда­ють максимальному режиму.

Рисунок 2 - Графічне зображення ВІС МП І8086

У таблиці 2 наведено призначення контактів МП, однакових для обох режимів, у таблиці 4 — призначення контактів, що використовуються лише в мінімальному режимі, а в таблиці 5 — призначення контактів, які використовуються лише в макси­мальному режимі. Літерою z позначено тристабільні виходи, що переводяться у третій високоімпедансний стан під час переходу МП у режим захоплення (у дужках наведено аль­тернативні позначення контактів, що трапляються у літера­турі).

Таблиця 2 -  Призначення контактів МП і8086 для мінімального і максимального режимів

Таблиця 3 - Призначення контактів МП і8086 у мінімальному ре­жимі

Таблиця 4 -  Призначення контактів МП і8086 у максимальному режимі

4. Лінії стану 16-розрядних мікропроцесорів

Лінії ST2—ST0 — виходи сигналів стану — ідентифікують тип циклу шини, що виконується згідно з таблиці 5. Циклом шини називають звернення до комірки па­м'яті або зовнішнього пристрою. Це визначення збігається з визначенням машинного циклу для 8-розрядних процесорів. Однак у 16-розрядних процесорах цикл шини може ініціювати не лише МП, а й арифметичний співпроцесор або спеціалізований процесор введения-виведення.

Початок циклу визначається переходом ліній стану ST2-ST0 з пасивного (111) в активний стан, а кінець — зворот­ним переходом у пасивний стан. Сигнали ST2-ST0 пода­ються на входи контролера шини і8288, що дешифрує їх і формує сигнали керування системною шиною .

Таблиця 5 - Ідентифікація типу циклу шини

Сигнал ST2 є логічним еквівалентом сигналу , а ST1 — сигналу . Сигнали ST4, ST3 вказують, який сегментний регістр застосовується у цьому циклі (табл. 6) і можуть використовуватися для розши­рення адресного простору системи. Тоді окремий банк пам'яті ємністю 1 Мбайт виділяється кожному із чотирьох сегментів. До виводів МП S4, S3 підключають дешифратор, що вибирає відповідний банк пам'яті. Таке приймання забезпечує роз­ширення адресної пам'яті до 4 Мбайт і захист від помилкового запису в сегмент, що перекривається з іншими сегментами.

Таблиця 6 - Ідентифікація сегментного регістра

Сигнал ST5 відповідає стану прапорця IF дозволу пере­ривань: 0 — переривання заборонені, 1 — переривання дозво­лені. Сигнали ST6, ST7 не використовуються і зарезервовані для наступних МП.

Ідентифікація стану черги команд здійснюється за допомогою сигналів QS1, QS2 (див. табл. 4). Значення цих ліній визначає операцію над чергою команд (табл. 7).

5. Стан ліній запиту-надання локальної шини 16-розрядного МП

 Двонапрямлені лінії ,  використовують для переда­вання імпульсних сигналів запиту-дозволу доступу до локаль­ної шини. Процес доступу до шини здійснюється в такому порядку: спочатку пристрій, ввімкнений до локальної шини який потребує доступу до загальних ресурсів, формує імпульс тривалістю один такт. Після цього наприкінці поточного цик­лу МП видає відповідний імпульс, що підтверджує можливість доступу до локальної шини. У наступному такті МП пере­водить шини адреси-даних і керування у високоімпедансний стан і відключається від каналу. Після закінчення роботи з каналом пристрій видає на ту саму лінію третій імпульс, що вказує на закінчення захоплення каналу. У наступному такті МП відновлює керування шиною і продовжує обчислення. Усі три імпульси мають однакову тривалість і низький активний рівень. Сигнали на лініях незалежні, однак лінія   має більш високий пріоритет, ніж лінія , за одночасного надходження запитів. Кожна з двох розглянутих ліній використовується для встановлення режи­му захоплення шин і є еквівалентною парі HOLD і HLDA МП і8086 у мінімальному режимі.

Таблиця 7 -  Ідентифікація стану черги команд